FED設計事例

フロントエンド工程設計事例①

業務概要
お客様 国内半導体メーカー
最終顧客 国内セットメーカー
業務形態 設計請負
業務範囲 1チップ機能検証環境構築
製品概要
搭載マクロ Cortex-A57, Cortex-M3, ARM926, DDR3L/4, USB2.0H, USB3.0H,USB3.0D,PCIe, SATA, SD, BbyOne, ADC, GEtherMac,GPU
開発期間
約1.5か月
業務内容
  • モデルを使用した検証の容易化やTAT短縮など、お客様のニーズに合わせた検証環境を提供
    • CPUなどの搭載IPをバスモデルに置き換え可能(コンフィギュレーション)IPのことを知らなくてもバスアクセスの簡易的な検証が行えます。モデルになることでシミュレーションのCPU実行負荷が軽減されます。(コンパイル/SIM実行時間の短縮)
    • vMavager(Cadence)対応によるSIM実行~結果確認までのトータル管理

フロントエンド工程設計事例②

業務概要
お客様 国内半導体メーカー
最終顧客 国内セットメーカー
業務形態 設計請負
業務範囲 通信IP第三者検証
開発期間
約3か月
業務内容
  • 回路設計仕様書とプログラミングマニュアルより第三者観点でIP全体に対してフォーマル検証を適用。

 

  • Quality(品質)
    • フォーマル検証ツールを用いた網羅性の高い検証手法の適用
  • Cost(価格)
    • 展開品での検証(汎用性)を考慮したアサーション作成
  • Delivery(納期)
    • JasperGoldの各種アプリを有効活用した検証効率化

フロントエンド工程設計事例③

業務概要
お客様 国内半導体メーカー
最終顧客 国内セットメーカー
業務形態 設計請負
業務範囲 1チップ機能検証
製品概要
プロセス 40nm
搭載マクロ Cortex-A9, ARM926, DDR2/3, USB3.0D, Serdes, SD, GEtherMac
開発期間
約3か月
業務内容
  • 国内セットメーカー様作成動作プログラムと、搭載IP開発メーカー様作成動作プログラムを融合した、1チップトータルシミュレーション環境構築及び論理検証を実施。
    •  
    • お客様提供シナリオフォーマットの違いを吸収した検証環境の実現

BED 設計事例

バックエンド工程設計事例①

業務内容
  • デジアナ混載チップのデジタル部開発
    • デジタル部RTLを入手し、論理合成~GDSまでの設計と検証の全工程
    • アナログ/デジタル部マージ後のレイアウト検証の実施
  • 開発における課題
    • 初めて扱うFAB・プロセス
    • 廉価ツールを用いた設計・検証
    • コスト削減のため、期間でのツールライセンス借用(ツール使用制限あり)
    • 短TAT開発(トライアルを含め約3週間)
成果と弊社の強み
  • コストを最小限に抑え、予定通り開発完了
    • マルチファブデザインハウス(FABやプロセスを問わず設計可能)
      • デザインルールやプロセスモデルの特徴を即座に抑える技術により、FABの性能を最大限に引き出す
    • 短時間での新規の廉価ツールを習得
      • 設計方針やターゲットを明確に持っているため、手段の習得に時間が掛からないツール特性を事前に確認する事で後戻り工程を作らない
    • 短TATで開発完了
      • QAシート等を作成し、顧客と設計内容やInputデータの情報を入念に共有
        難題、重要設計ポイントを事前に洗い出し、未然リスクヘッジや対策を準備
      • 従来製品データから回路構成を把握
        設計データから回路情報を読み取り、+αの技術で高性能製品を提供

バックエンド工程設計事例②

業務概要
お客様 海外半導体メーカー
最終顧客 国内セットメーカー
業務形態 設計請負
業務範囲 GateネットリストからGDS作成までの設計及び検証の全工程
製品概要
プロセス 55nm
回路規模 4M Gate
搭載マクロ DDR3, PCI-Express, LVDS, PLL
特記事項 故障検出率99.8%以上
開発期間
  • トライアル
    •  
    • 通常、お客様からダーティーファイルのデータを入手してトライアル設計を行います。トライアルは、フィジビリティの確認、本番に向けた問題点の払拭などを目的とし、本番と同等の設計及び検証を行います。本製品では、およそ3か月間トライアルを実施しましたが、お客様のファイナルデータのリリース時期や、ダーティーファイルの精度などによりトライアルの実施期間や開始時期を相談させていただきながら決定いたします。
  • ファイナル
    •  
    • 本製品では、予定通り全工程が1.5か月で完了。設計各所では、方針レビュー、設計レビュー、出荷審査などの各種品質チェックも実施しております。

業務内容
  • DFT
    • 最小限の回路規模増で99.8%の故障検出率達成
      • 設計開始時に素早く課題を抽出。回路構成の把握と対策難易度の把握
      • 市販ツール(主にSCAN)と社内ツール(TESTクロックやRAM BIST)の回路構成の癖を見抜き、独自手法でCLK/RST制御や故障検出対策回路を挿入

  • STA
    • 一歩踏み込んだ解析とサポート
      • 新規IPのタイミングライブラリの問題点を改善
        回路構成やIP動作からあるべきライブラリを提案(クロックピンとデータピンのリレーションなどキャラクタライズ条件を提案)
      • 実現性が無いタイミングパスの改善提案
        タイミング制約に問題があった箇所において、本来あるべきタイミングマージンを確認し(Timing Budget)、問題点を抽出
      • 最終顧客(国内)のタイミング制約作成サポート
        本来意図するスペックを実現するために、具体的な制約の記述方法などをご提案し、最終顧客を直接サポート

  • LAYOUT
    • IOプランニングを含む最適化によるチップサイズ縮小
      • チップサイズを最小化するには、フロアプランだけでなく電源本数の適正化やIO及びIPの配置位置調整を含めた最適化が必須。本製品ではこれらの最適化を含めたチップサイズ縮小を実施
    • 最先端の検証と最適化技術
      • IR-Dropの検証では、StaticだけでなくDynamic検証も実施。また、近年問題とあんっているSCAN Shiftモードでも実施。高抵抗の電源配線の排除、適正なデカップリングの挿入などによるPower Integrityの品質向上を実施

  • ES納入
    • ウエハテスト、ファイナルテストともに問題なく、ES一発完動を実現

FPGA設計事例

FPGA設計事例①

業務概要
お客様 国内セットメーカー
業務形態 設計請負
業務範囲 タイミング収束に難航しているデザインのFPGAレイアウト(コンパイル)業務
製品概要
仕様・デバイス Xilinx Kintex UltraScale(20nm)KU115
FPGA規模 1451K System Logic Cells
搭載マクロ DDR4(222MHz), Aurora(148MHz), AXI(148MHz)
特記事項 最終結果:タイミングエラーなし、コンパイル時間(合成+インプリ)12H以内
開発期間
約1か月
業務内容
当社の強みである大規模・高速設計のレイアウト技術でハイエンドFPGAの性能を最大限に引き出し、高性能画像処理システムの実現に貢献。課題を解決する上で最も近道なのは、その原因を「より早く・正しく・具体的に」解明する事です。原因が明確になれば、対策のアイデア創造できる土壌が弊社にはあります。FPGA_PDCA