BED 設計事例

バックエンド工程設計事例①

業務内容

デジアナ混載チップのデジタル部開発

デジタル部RTLを入手し、論理合成~GDSまでの設計と検証の全行程
アナログ/デジタル部マージ後のレイアウト検証の実施

開発における課題
  • 初めて扱うFAB・プロセス
  • 廉価ツールを用いた設計・検証
  • コスト削減のため、期間でのツールライセンス借用(ツール使用制限あり)
  • 短TAT開発(トライアルを含め約3週間)

成果と弊社の強み

コストを最小限に抑え、予定通り開発完了
  • マルチファブデザインハウス(FABやプロセスを問わず設計可能)
    • デザインルールやプロセスモデルの特徴を即座いに抑える技術により、
      FABの性能を最大限に引き出す
  • 短時間で新規の廉価ツールを習得
    • 設計方針やターゲットを明確に持っているため、手段の習得に時間が掛からない
      ツール特性を事前に確認する事で後戻り工程を作らない
  • 短TATで開発完了
    • QAシート等を作成し、顧客と設計内容やInputデータの情報を入念に共有
      難題、重要設計ポイントを事前に洗い出し、未然リスクヘッジや対策を準備
    • 従来製品データから回路構成を把握
      設計データから回路情報を読み取り、+αの技術で高性能製品を提供


バックエンド工程設計事例②

業務概要

お客様 :海外半導体メーカー
最終顧客 :国内セットメーカー
業務形態 :設計請負
業務範囲 :GateネットリストからGDS作成までの設計及び検証の全行程

製品概要

プロセス :55nm
回路規模 :4M Gate
搭載マクロ :DDR3、PCI-Express、LVDS、PLL
特記事項故障検出率99.8%以上

開発期間

  • トライアル
    • 通常、お客様からダーティーファイルのデータを入手してトライアル設計を行います。 トライアルは、フィジビリティの確認、本番に向けた問題点の払拭などを目的とし、 本番と同等の設計および検証を行います。 本製品では、およそ3か月間トライアルを実施しましたが、 お客様のファイナルデータのリリース時期や、ダーティーファイルの精度などにより トライアルの実施期間や開始時期を相談させていただきながら決定いたします。
  • ファイナル
    • 本製品では、 予定通り全工程が1.5か月で完了。 設計各所では、方針レビュー、設計レビュー、出荷審査などの各種品質チェックも実施しております。
開発リードタイム

業務内容

DFT
  • 最小限の回路規模増で99.8%の故障検出率達成
    • 設計開始時に素早く課題を抽出。回路構成の把握と対策難易度の把握
    • 市販ツール(主にSCAN)と社内ツール(TESTクロックやRAM BIST)の回路構成の癖を見抜き、 独自技法でCLK/RST制御や故障検出対策回路を挿入
STA
  • 一歩踏み込んだ解析とサポート
    • 新規IPのタイミングライブラリの問題点を改善 回路構成やIP動作からあるべきライブラリを提案 (クロックピンとデータピンのリレーションなどキャラクタライズ条件を提案)
    • 実現性が無いタイミングパスの改善提案 タイミング制約に問題があった箇所において、本来あるべきタイミングマージンを確認し(Timing Budget)、問題点を抽出
    • 最終顧客(国内)のタイミング制約作成サポート 本来意図するスペックを実現する為に、具体的な制約の記述方法などをご提案し、最終顧客を直接サポート
LAYOUT
  • IOプランニングを含む最適化によるチップサイズ縮小
    • チップサイズを最小化するには、フロアプランだけでなく電源本数の適正化やIO及びIPの配置位置調整を含めた最適化が必須。 本製品ではこれらの最適化を含めたチップサイス縮小を実施
  • 最先端の検証と最適化技術
    • IR-Dropの検証では、StaticだけでなくDynamic検証も実施。 また、近年問題となっているSCAN Shiftモードでも実施。 高抵抗の電源配線の排除、適正なデカップリングの挿入などによるPower Integrityの品質向上を実施
ES納入
  • ウエハテスト、ファイナルテスト共に問題なく、ES一発完動を実現